第四章存储器本章需解决的主要问题：（1）存储器如何存储信息？（2）在实际应用中如何用存储芯片组成具有一定容量的存储器？第四章存储器本章需解决的主要问题：（1）存储器如何存1存储子系统存储器分类半导体存储器磁表面存储器存储原理存储器设计动态刷新存储原理磁盘存储器本章知识架构：存储子系统存储器分类半导体存储器磁表面存储器存储原理存储器设24.1概述4.1.1存储器分类4.1.1.1按存储介质分类(1)半导体存储器(2)磁表面存储器(3)磁芯存储器(4)光盘存储器易失TTL、MOS磁头、载磁体硬磁材料、环状元件激光、磁光材料非易失4.1概述4.1.1存储器分类4.1.1.1按3
1951年，中国移民王安发明了磁芯存储器，IBM于4(1)存取时间与物理地址无关（随机访问）顺序存取存储器磁带4.1.1.2按存取方式分类(2)存取时间与物理地址有关（串行访问）随机存储器只读存储器直接存取存储器磁盘在程序的执行过程中
只读(1)存取时间与物理地址无关（随机访问）顺序存取存储器5磁盘、磁带、光盘高速缓冲存储器（Cache）FlashMemory存储器主存储器辅助存储器MROMPROMEPROMEEPROMRAMROM静态RAM动态RAM4.1.1.3按在计算机中的作用分类
磁盘、磁带、光盘高速缓冲存储器（Cache）Flash61、存储器三个主要特性的关系:速度、容量、价格／位,而这三种指标是相互矛盾的。
为了解决这种问题，选用生产与运行成本不同的、存储容量不同的、读写速度不同的多种存储介质，按一定的层次结构组织成一个统一的存储器系统，使每种介质都处于不同的地位，发挥不同的作用，充分发挥各自在速度、容量、成本方面的优势，从而综合达到最优性能价格比，即把这样一个存储器组织作为一个整体看，具有容量大、速度快、位价低的综合指标。这样一个存储整体称为“存储系统”。
4.2.存储器的层次结构1、存储器三个主要特性的关系:速度、容量、价格／位,而这三种7存储器速度、容量和价位的关系高低小大快慢辅存寄存器缓存主存磁盘光盘磁带光盘磁带速度容量价格位／CPUCPU主机存储器速度、容量和价位的关系高低小大快慢辅存寄存器缓存主存磁81)通用寄存器组：处于CPU内部，为执行指令方便而设，通常由几个、十几个、几十个寄存器组成，各种机器不等。其速度最快、容量最小、位价最高，但由于容量太小，并不被看成是独立的存储级。2）主存：是存储系统的核心，是计算机自动、高速运行程序必不可少的功能部件，是计算机传统的五大部件之一。因此，计算机对主存的要求是比较高的，但在目前的存储技术水平下，主存只能做到容量比较大、速度比较快、位价适中，仍然远远满足不了CPU运行程序的要求。3）高速缓存（Cache）：为了平滑主存与CPU之间的速度之差，加速CPU访存的速度，在性能较好的计算机中，主存与CPU之间增设了一个缓冲存储器，其容量比通用寄存器组大得多，比主存小得多，速度接近CPU，位价介于寄存器与主存之间Cache与主存一起构成内存。寄存器、Cache、主存由不同指标的半导体存储器实现。1)通用寄存器组：处于CPU内部，为执行指令方便而设，通常由94）辅助存储器（外部存储器）；为了存放大量备用的程序和数据，在主机之外设置了一级辅助存储器，其容量比主存大得多，速度比主存慢得多，但位价也便宜得多。辅存通常由磁表面存储器实现，目前大多数计算机使用磁盘，但由于磁盘的容量实际上也有限，因此有些系统使用磁带等速度更低、容量更大（磁带等设备带盘可换，容量可无限延伸）的磁表面存储器作为硬盘的后备。由于辅存与主机的连接方式和I/O设备相同，因此主机通常以I/O管理方式管理外存。4）辅助存储器（外部存储器）；为了存放大量备用10缓存CPU主存辅存4.2.2缓存—主存层次和主存—辅存层次缓存主存辅存主存虚拟存储器10ns20ns200nsms虚地址逻辑地址实地址物理地址主存储器（速度）（容量）缓存CPU主存辅存4.2.2缓存—主存层次和主存—辅存层111）Cache—主存层次：根据程序运行的局部性原理，可以在计算机运行程序时，通过合理的调度将当前使用最多的一小段程序和数据放在Cache中，使CPU大部分时间访问高速缓存Cache，只有个别的指令或数据从缓存中读不到，需要到主存去取。这样，从整体运行的效果分析，CPU访存速度接近于Cache的速度，而寻址空间和位价却接近于主存。程序运行时的局部性原理表现在：在一小段时间内，最近被访问过的程序和数据很可能再次被访问；在空间上，这些被访问的程序和数据往往集中在一小片存储区；在访问顺序上，指令顺序执行比转移执行的可能性大(大约5:1)1）Cache—主存层次：根据程序运行的局部性原理，可以在计122）主存—辅存层次：
为了更好地对主存、辅存统一调度，目前广泛采用虚拟存储技术，即将主存与辅存的一部份通过软硬结合的技术组成虚拟存储器，程序员可使用这个比主存实际空间大得多的虚拟地址空间编程，当程序运行时，再由软、硬件自动完成虚拟地址空间与主存实际物理空间的转换。这个转换操作对于程序员来说是透明的.因此，从程序员的角度看，他所使用的存储器其容量和位价接近于辅存，而速度接近于主存。2）主存—辅存层次：13各级存储器存放的信息必须能够满足两个基本原则：1.一致性原则：同一个信息在各级存储器中必须保持相同的值。2.包含性原则：处在内层（更靠近CPU）存储器中的信息一定包含在各外层的存储器中。通过采用层次结构结合软硬件技术，从整个存储系统来看，就达到了速度快、容量大、位价低的优化效果。各级存储器存放的信息必须能够满足两个基本原则：144.2主存储器4.2.1概述
MDRMARCPU主存读数据总线地址总线写地址总线AB的位数决定了可寻址的最大内存空间，数据总线DB的位数与工作频率的乘积正比于最高数据入出量，控制总线CB指出总线周期的类型和本次入出操作完成的时刻。4.2.1.2主存和CPU的连接MDRMARCPU184.2.1.3.性能指标（1）存储容量：存放二进制信息的数量存储容量=存储单元个数*存储字长（按字）=字节数（按字节编址）目前计算机的存储容量大多以字节数来表示(2)存取速度：一般采用两种参数描述a.存取时间(TA)指从CPU给出有效地址启动一次存取（读/写）操作到该操作完成所需的时间。读、写分别为TAR、TAW。b.存取周期(Tmc)指连续两次存储器操作之间的最小时间。间隔略大于TA4.2.1.3.性能指标（1）存储容量：存放二进制信息的数19（3）带宽：每秒从存储器进出的最大信息量存取周期反映存储器的带宽
例：TMC＝100ns8位数据带宽为1s/100ns×8b=80Mb/s提高存储器的带宽的途径a．缩短存取周期，指制造工艺方面,TTL为100ns;MOS为10nsb．增加储字长c．增加存储体（3）带宽：每秒从存储器进出的最大信息量存取周期反映存储器的20芯片容量4.2.2半导体存储芯片简介4.2.2.1半导体存储芯片的基本结构译码驱动存储矩阵读写电路1K×4位16K×1位8K×8位片选线读/写控制线地址线…数据线…地址线.1半导210,015,015,70,7
字线D位线半导体存储芯片的译码驱动方式(1)线,015,70,7读/写控制电路地22线选法的特点a.译码结构简单，速度快，，但器材用量大（n根地址线n套驱动器），当容量较大时，导致成本太高，仅适合于高速小容量存储器。b.并行输入/输出（数据I/O）按多位（字节）组织线选法的特点a.译码结构简单，速度快，，但器材用量大（n根地23A3A2A1A0A40,310,031,031,31
a.与线选法相比大大减少了译码输出线根数，则器材用量也大大减少，有效地降低了存储器的成本，适用于大容量存储芯片b.数据位I/O――按位组织重合法的特点a.与线选法相比大大减少了译码输出线工艺双极型MOS型ECL型速度很快、功耗大、容量小电路结构PMOSNMOSCMOS功耗小、工作方式静态MOS动态MOS存储信息原理静态存储器SRAM动态存储器DRAM依靠双稳态电路内部交叉反馈的机制存储信息。（动态MOS型）：功耗较小,容量大,速度较快,作主存。4.2.3随机存储器TTL型工艺双极型MOS型ECL型速度很快、功耗大、容量小电路结构P26MOS管简介
(3)、结构：G栅极D漏极S源极P（衬底）N+N+源S栅G漏DSiO2二氧化硅绝缘层B通常衬底和源接在一起MOS管简介
仍以NMOS为例：当栅极上加一正压时（=VT，VT称为开启电压），栅极下方的自由电子被吸引形成“反型层”（与衬底P型导电类型相反），反型层将两个N区连通，形成沟道，源、漏极导通。因此反型层也叫沟道。(5)、开关特性：
以MOS反相器为例，电路图如下：GDRDVDDSN（衬底）P-P-源S栅G漏D(4)、工作原理：
1）UGSUT294.2.3.1静态RAM(SRAM)1.六管单元（1）组成T1、T3：MOS反相器Vcc触发器T3T1T4T2T2、T4：MOS反相器T5T6T5、T6：控制门管ZZ：字线，选择存储单元位线，完成读/写操作：（2）定义“0”：T1导通，T2截止；“1”：T1截止，T2导通。AB4.2.3.1静态RAM(SRAM)1.六管单元（1）30（3）工作T5、T6Z：加高电平，高、低电平，写1/0。（4）保持只要电源正常，保证向导通管提供电流，便能维持一管导通，另一管截止的状态不变，∴称静态。VccT3T1T4T2T5T6ZWW导通，选中该单元。写入：在W、W上分别加读出：根据W、W上有无电流，读1/0。Z：加低电平，T5、T6截止，该单元未选中，保持原状态。静态单元是非破坏性读出，读出后不需重写。（3）工作T5、T6Z：加高电平，高、低电平，写1/0。（4312SRAM芯片2114（1K×4位）地址端：2114（1K×4）191018A6A5A4A3A0A1A2CSGNDVccA7A8A9D0D1D2D3WEA9～A0（入）数据端：D3～D0（入/出）控制端：片选CS=0选中芯片=1未选中芯片写使能WE=0写=1读电源、地2SRAM芯片2114（1K×4位）地址端：2114（1K324.2.3.2动态MOS存储单元与存储芯片1.四管单元（1）组成T1、T2：记忆管C1、C2：柵极电容T3、T4：控制门管Z：字线导通T1T2T3T4ZWWC1C2（C1有电荷，C2无电荷）；（C1无电荷，C2有电荷）。（3）工作Z：加高电平，T3、T4导通，选中该单元。4.2.3.2动态MOS存储单元与存储芯片1.四管单元（1332.单管单元（1）组成（4）保持T1T2T3T4ZWWC1C2写入：在W、W上分别加高、低电平，写1/0。读出：W、W先预充电至再根据W、W上有无电流，高电平，断开充电回路，读1/0。Z：加低电平，T3、T4截止，该单元未选中，保持原状态。需定期向电容补充电荷（动态刷新），∴称动态。四管单元是非破坏性读出，读出过程即实现刷新。C：记忆单元CWZTT：控制门管Z：字线C343.存储芯片（2）定义（4）保持写入：Z加高电平，T导通，在W上加高/低电平，写1/0。读出：W先预充电，根据W线。断开充电回路。Z：加低电平，T截止，该单元未选中，保持原状态。单管单元是破坏性读出，读出后需重写。“0”：C无电荷，电平V0（低）CWZT外特性：“1”：C有电荷，电平V1（高）（3）工作Z加高电平，T导通，例.DRAM芯片2164（64K×1位）V3.存储芯片（2）定义（4）保持写入：Z加高电平，T导通，在35地址端：2164（64K×1）18916GNDCASDoA6A3A4A5A7A7～A0（入）数据端：Di（入）控制端：片选写使能WE=0写=1读电源、地空闲/刷新DiWERASA0A2A1Vcc分时复。
